> Вся SRAM, кроме ядра (L1 в последней).Сколько я себя помню - кеши обычно всегда жили рядом с core и было бы странно если бы уж как минимум L1 питался чем-то отличным от Vcore. Так вообще делали?
В более простых SoC - структурально обычно большая часть чипа живет на Vcore в районе 1 .. 1.5 вольт, кроме аналоговых блоков (включая тактовые генераторы/PLL/adc/dac/etc) у которых есть специальные требования где они хотят вольтаж выше вон того - и IO. GPIO обычно выходит наружу через группу трансляторов уровня известную как "IO ring". У скоростных интерфейсов типа sata/pcie/DRAM/usb/... бывают свои кастомные "phy" - и кастомное питание, потребное для вот именно их структуры IO. И это даже не столько для развязки от пульсаций сколько потому что им нужны разные напряжения. Хотя как минимум аналог обычно пытаются отвязать от остального, цифра шумит.
> И кеши, и не только. И там не только пинаут, а ещё и внутренняя организация.
Просто по логике кеш живет рядом с core, работает на полной скорости, и трансляторы уровней на эти скорости - отдельная прожорливая и проблемная штука, их ставят как last resort, если иначе не получилось. Ну да, если Vcore 1.2 вольта максимум а IO должно на 1.8 если не 3 вольтах работать, там без вариантов. А логика на 1.2 вольта не то чтобы распостранена, да и DVFS может менять его, остальной логике меняющееся напряжение Vcore никто не вывешивает.
> Дело не только в уровнях, ещё в тайминге (нагрузка импульсная) и наличии помех.
Нагрузка импульсная. Поэтому подается через кучу лапок и развязано кондерами от души. Так что в нормальном дизайне не особо разлетается дальше, покрываясь "локальной" керамикой. А на более медленные изменения есть вон те емкие электролиты (на частоте гигагерц они бесполезны из-за ESL но это от них и не требуется).
> У такого дизайна есть один большой минус - для SRAM в режимах
> энергосбережения ядра необходимо большее напряжение, нежели для самого ядра.
А чего там все же SRAM называют в этом контексте? L2/L3/PSP SRAM? Более того - а у PSP там нету каких-нибудь приватных I/D кешей, как это обычно у ARMов бывает?
> Поэтому там хитровыделанный буст.
Именно буст? Просто вокруг ядра полно более высоких напряжений и DCDC, и это было бы очень странным решением. Нельзя ли какой-то линк на все это описывающий технологию?
